static void exynos_pcie_power_off_phy(struct pcie_port *pp) { u32 val; struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp); val = exynos_phy_readl(exynos_pcie, PCIE_PHY_COMMON_POWER); val |= PCIE_PHY_COMMON_PD_CMN; exynos_phy_writel(exynos_pcie, val, PCIE_PHY_COMMON_POWER); val = exynos_phy_readl(exynos_pcie, PCIE_PHY_TRSV0_POWER); val |= PCIE_PHY_TRSV0_PD_TSV; exynos_phy_writel(exynos_pcie, val, PCIE_PHY_TRSV0_POWER); val = exynos_phy_readl(exynos_pcie, PCIE_PHY_TRSV1_POWER); val |= PCIE_PHY_TRSV1_PD_TSV; exynos_phy_writel(exynos_pcie, val, PCIE_PHY_TRSV1_POWER); val = exynos_phy_readl(exynos_pcie, PCIE_PHY_TRSV2_POWER); val |= PCIE_PHY_TRSV2_PD_TSV; exynos_phy_writel(exynos_pcie, val, PCIE_PHY_TRSV2_POWER); val = exynos_phy_readl(exynos_pcie, PCIE_PHY_TRSV3_POWER); val |= PCIE_PHY_TRSV3_PD_TSV; exynos_phy_writel(exynos_pcie, val, PCIE_PHY_TRSV3_POWER); }
static void exynos_pcie_power_on_phy(struct exynos_pcie *exynos_pcie) { u32 val; val = exynos_phy_readl(exynos_pcie, PCIE_PHY_COMMON_POWER); val &= ~PCIE_PHY_COMMON_PD_CMN; exynos_phy_writel(exynos_pcie, val, PCIE_PHY_COMMON_POWER); val = exynos_phy_readl(exynos_pcie, PCIE_PHY_TRSV0_POWER); val &= ~PCIE_PHY_TRSV0_PD_TSV; exynos_phy_writel(exynos_pcie, val, PCIE_PHY_TRSV0_POWER); val = exynos_phy_readl(exynos_pcie, PCIE_PHY_TRSV1_POWER); val &= ~PCIE_PHY_TRSV1_PD_TSV; exynos_phy_writel(exynos_pcie, val, PCIE_PHY_TRSV1_POWER); val = exynos_phy_readl(exynos_pcie, PCIE_PHY_TRSV2_POWER); val &= ~PCIE_PHY_TRSV2_PD_TSV; exynos_phy_writel(exynos_pcie, val, PCIE_PHY_TRSV2_POWER); val = exynos_phy_readl(exynos_pcie, PCIE_PHY_TRSV3_POWER); val &= ~PCIE_PHY_TRSV3_PD_TSV; exynos_phy_writel(exynos_pcie, val, PCIE_PHY_TRSV3_POWER); }
static void exynos_pcie_init_phy(struct pcie_port *pp) { struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp); /* DCC feedback control off */ exynos_phy_writel(exynos_pcie, 0x29, PCIE_PHY_DCC_FEEDBACK); /* set TX/RX impedance */ exynos_phy_writel(exynos_pcie, 0xd5, PCIE_PHY_IMPEDANCE); /* set 50Mhz PHY clock */ exynos_phy_writel(exynos_pcie, 0x14, PCIE_PHY_PLL_DIV_0); exynos_phy_writel(exynos_pcie, 0x12, PCIE_PHY_PLL_DIV_1); /* set TX Differential output for lane 0 */ exynos_phy_writel(exynos_pcie, 0x7f, PCIE_PHY_TRSV0_DRV_LVL); /* set TX Pre-emphasis Level Control for lane 0 to minimum */ exynos_phy_writel(exynos_pcie, 0x0, PCIE_PHY_TRSV0_EMP_LVL); /* set RX clock and data recovery bandwidth */ exynos_phy_writel(exynos_pcie, 0xe7, PCIE_PHY_PLL_BIAS); exynos_phy_writel(exynos_pcie, 0x82, PCIE_PHY_TRSV0_RXCDR); exynos_phy_writel(exynos_pcie, 0x82, PCIE_PHY_TRSV1_RXCDR); exynos_phy_writel(exynos_pcie, 0x82, PCIE_PHY_TRSV2_RXCDR); exynos_phy_writel(exynos_pcie, 0x82, PCIE_PHY_TRSV3_RXCDR); /* change TX Pre-emphasis Level Control for lanes */ exynos_phy_writel(exynos_pcie, 0x39, PCIE_PHY_TRSV0_EMP_LVL); exynos_phy_writel(exynos_pcie, 0x39, PCIE_PHY_TRSV1_EMP_LVL); exynos_phy_writel(exynos_pcie, 0x39, PCIE_PHY_TRSV2_EMP_LVL); exynos_phy_writel(exynos_pcie, 0x39, PCIE_PHY_TRSV3_EMP_LVL); /* set LVCC */ exynos_phy_writel(exynos_pcie, 0x20, PCIE_PHY_TRSV0_LVCC); exynos_phy_writel(exynos_pcie, 0xa0, PCIE_PHY_TRSV1_LVCC); exynos_phy_writel(exynos_pcie, 0xa0, PCIE_PHY_TRSV2_LVCC); exynos_phy_writel(exynos_pcie, 0xa0, PCIE_PHY_TRSV3_LVCC); }