static void exynos_pcie_sideband_dbi_w_mode(struct exynos_pcie *exynos_pcie, bool on) { u32 val; if (on) { val = exynos_elb_readl(exynos_pcie, PCIE_ELBI_SLV_AWMISC); val |= PCIE_ELBI_SLV_DBI_ENABLE; exynos_elb_writel(exynos_pcie, val, PCIE_ELBI_SLV_AWMISC); } else { val = exynos_elb_readl(exynos_pcie, PCIE_ELBI_SLV_AWMISC); val &= ~PCIE_ELBI_SLV_DBI_ENABLE; exynos_elb_writel(exynos_pcie, val, PCIE_ELBI_SLV_AWMISC); } }
static void exynos_pcie_sideband_dbi_r_mode(struct pcie_port *pp, bool on) { u32 val; struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp); if (on) { val = exynos_elb_readl(exynos_pcie, PCIE_ELBI_SLV_ARMISC); val |= PCIE_ELBI_SLV_DBI_ENABLE; exynos_elb_writel(exynos_pcie, val, PCIE_ELBI_SLV_ARMISC); } else { val = exynos_elb_readl(exynos_pcie, PCIE_ELBI_SLV_ARMISC); val &= ~PCIE_ELBI_SLV_DBI_ENABLE; exynos_elb_writel(exynos_pcie, val, PCIE_ELBI_SLV_ARMISC); } }
static void exynos_pcie_clear_irq_pulse(struct exynos_pcie *exynos_pcie) { u32 val; val = exynos_elb_readl(exynos_pcie, PCIE_IRQ_PULSE); exynos_elb_writel(exynos_pcie, val, PCIE_IRQ_PULSE); }
static void exynos_pcie_clear_irq_pulse(struct pcie_port *pp) { u32 val; struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp); val = exynos_elb_readl(exynos_pcie, PCIE_IRQ_PULSE); exynos_elb_writel(exynos_pcie, val, PCIE_IRQ_PULSE); }
static int exynos_pcie_link_up(struct pcie_port *pp) { struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp); u32 val = exynos_elb_readl(exynos_pcie, PCIE_ELBI_RDLH_LINKUP); if (val == PCIE_ELBI_LTSSM_ENABLE) return 1; return 0; }
static void exynos_pcie_assert_core_reset(struct exynos_pcie *exynos_pcie) { u32 val; val = exynos_elb_readl(exynos_pcie, PCIE_CORE_RESET); val &= ~PCIE_CORE_RESET_ENABLE; exynos_elb_writel(exynos_pcie, val, PCIE_CORE_RESET); exynos_elb_writel(exynos_pcie, 0, PCIE_PWR_RESET); exynos_elb_writel(exynos_pcie, 0, PCIE_STICKY_RESET); exynos_elb_writel(exynos_pcie, 0, PCIE_NONSTICKY_RESET); }
static void exynos_pcie_msi_init(struct exynos_pcie *exynos_pcie) { struct pcie_port *pp = &exynos_pcie->pp; u32 val; dw_pcie_msi_init(pp); /* enable MSI interrupt */ val = exynos_elb_readl(exynos_pcie, PCIE_IRQ_EN_LEVEL); val |= IRQ_MSI_ENABLE; exynos_elb_writel(exynos_pcie, val, PCIE_IRQ_EN_LEVEL); }
static void exynos_pcie_msi_init(struct pcie_port *pp) { u32 val; struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp); dw_pcie_msi_init(pp); /* enable MSI interrupt */ val = exynos_elb_readl(exynos_pcie, PCIE_IRQ_EN_LEVEL); val |= IRQ_MSI_ENABLE; exynos_elb_writel(exynos_pcie, val, PCIE_IRQ_EN_LEVEL); return; }
static void exynos_pcie_deassert_core_reset(struct exynos_pcie *exynos_pcie) { u32 val; val = exynos_elb_readl(exynos_pcie, PCIE_CORE_RESET); val |= PCIE_CORE_RESET_ENABLE; exynos_elb_writel(exynos_pcie, val, PCIE_CORE_RESET); exynos_elb_writel(exynos_pcie, 1, PCIE_STICKY_RESET); exynos_elb_writel(exynos_pcie, 1, PCIE_NONSTICKY_RESET); exynos_elb_writel(exynos_pcie, 1, PCIE_APP_INIT_RESET); exynos_elb_writel(exynos_pcie, 0, PCIE_APP_INIT_RESET); exynos_blk_writel(exynos_pcie, 1, PCIE_PHY_MAC_RESET); }