void at91_mci_hw_init(void) { at91_periph_clk_enable(ATMEL_ID_MCI); at91_set_a_periph(AT91_PIO_PORTA, 8, 1); /* MCCK */ #if defined(CONFIG_ATMEL_MCI_PORTB) at91_set_b_periph(AT91_PIO_PORTA, 1, 1); /* MCCDB */ at91_set_b_periph(AT91_PIO_PORTA, 0, 1); /* MCDB0 */ at91_set_b_periph(AT91_PIO_PORTA, 5, 1); /* MCDB1 */ at91_set_b_periph(AT91_PIO_PORTA, 4, 1); /* MCDB2 */ at91_set_b_periph(AT91_PIO_PORTA, 3, 1); /* MCDB3 */ #else at91_set_a_periph(AT91_PIO_PORTA, 7, 1); /* MCCDA */ at91_set_a_periph(AT91_PIO_PORTA, 6, 1); /* MCDA0 */ at91_set_a_periph(AT91_PIO_PORTA, 9, 1); /* MCDA1 */ at91_set_a_periph(AT91_PIO_PORTA, 10, 1); /* MCDA2 */ at91_set_a_periph(AT91_PIO_PORTA, 11, 1); /* MCDA3 */ #endif }
void at91_macb_hw_init(void) { /* Enable EMAC clock */ struct at91_pmc *pmc = (struct at91_pmc *)ATMEL_BASE_PMC; writel(1 << ATMEL_ID_EMAC0, &pmc->pcer); at91_set_a_periph(AT91_PIO_PORTA, 19, 0); /* ETXCK_EREFCK */ at91_set_a_periph(AT91_PIO_PORTA, 17, 0); /* ERXDV */ at91_set_a_periph(AT91_PIO_PORTA, 14, 0); /* ERX0 */ at91_set_a_periph(AT91_PIO_PORTA, 15, 0); /* ERX1 */ at91_set_a_periph(AT91_PIO_PORTA, 18, 0); /* ERXER */ at91_set_a_periph(AT91_PIO_PORTA, 16, 0); /* ETXEN */ at91_set_a_periph(AT91_PIO_PORTA, 12, 0); /* ETX0 */ at91_set_a_periph(AT91_PIO_PORTA, 13, 0); /* ETX1 */ at91_set_a_periph(AT91_PIO_PORTA, 21, 0); /* EMDIO */ at91_set_a_periph(AT91_PIO_PORTA, 20, 0); /* EMDC */ #ifndef CONFIG_RMII at91_set_b_periph(AT91_PIO_PORTA, 28, 0); /* ECRS */ at91_set_b_periph(AT91_PIO_PORTA, 29, 0); /* ECOL */ at91_set_b_periph(AT91_PIO_PORTA, 25, 0); /* ERX2 */ at91_set_b_periph(AT91_PIO_PORTA, 26, 0); /* ERX3 */ at91_set_b_periph(AT91_PIO_PORTA, 27, 0); /* ERXCK */ #if defined(CONFIG_AT91SAM9260EK) || defined(CONFIG_AFEB9260) /* * use PA10, PA11 for ETX2, ETX3. * PA23 and PA24 are for TWI EEPROM */ at91_set_b_periph(AT91_PIO_PORTA, 10, 0); /* ETX2 */ at91_set_b_periph(AT91_PIO_PORTA, 11, 0); /* ETX3 */ #else at91_set_b_periph(AT91_PIO_PORTA, 23, 0); /* ETX2 */ at91_set_b_periph(AT91_PIO_PORTA, 24, 0); /* ETX3 */ #if defined(CONFIG_AT91SAM9G20) /* 9G20 BOOT ROM initializes those pins to multi-drive, undo that */ at91_set_pio_multi_drive(AT91_PIO_PORTA, 23, 0); at91_set_pio_multi_drive(AT91_PIO_PORTA, 24, 0); #endif #endif at91_set_b_periph(AT91_PIO_PORTA, 22, 0); /* ETXER */ #endif }
void at91_spi1_hw_init(unsigned long cs_mask) { struct at91_pmc *pmc = (struct at91_pmc *)ATMEL_BASE_PMC; at91_set_b_periph(AT91_PIO_PORTA, 21, 0); /* SPI1_MISO */ at91_set_b_periph(AT91_PIO_PORTA, 22, 0); /* SPI1_MOSI */ at91_set_b_periph(AT91_PIO_PORTA, 23, 0); /* SPI1_SPCK */ /* Enable clock */ writel(1 << ATMEL_ID_SPI1, &pmc->pcer); if (cs_mask & (1 << 0)) at91_set_pio_output(AT91_PIO_PORTA, 8, 1); if (cs_mask & (1 << 1)) at91_set_pio_output(AT91_PIO_PORTA, 0, 1); if (cs_mask & (1 << 2)) at91_set_pio_output(AT91_PIO_PORTA, 31, 1); if (cs_mask & (1 << 3)) at91_set_pio_output(AT91_PIO_PORTA, 30, 1); }
void at91_mci_hw_init(void) { /* Enable mci clock */ struct at91_pmc *pmc = (struct at91_pmc *)ATMEL_BASE_PMC; writel(1 << ATMEL_ID_MCI, &pmc->pcer); at91_set_a_periph(AT91_PIO_PORTA, 8, 1); /* MCCK */ #if defined(CONFIG_ATMEL_MCI_PORTB) at91_set_b_periph(AT91_PIO_PORTA, 1, 1); /* MCCDB */ at91_set_b_periph(AT91_PIO_PORTA, 0, 1); /* MCDB0 */ at91_set_b_periph(AT91_PIO_PORTA, 5, 1); /* MCDB1 */ at91_set_b_periph(AT91_PIO_PORTA, 4, 1); /* MCDB2 */ at91_set_b_periph(AT91_PIO_PORTA, 3, 1); /* MCDB3 */ #else at91_set_a_periph(AT91_PIO_PORTA, 7, 1); /* MCCDA */ at91_set_a_periph(AT91_PIO_PORTA, 6, 1); /* MCDA0 */ at91_set_a_periph(AT91_PIO_PORTA, 9, 1); /* MCDA1 */ at91_set_a_periph(AT91_PIO_PORTA, 10, 1); /* MCDA2 */ at91_set_a_periph(AT91_PIO_PORTA, 11, 1); /* MCDA3 */ #endif }
void at91_spi0_hw_init(unsigned long cs_mask) { at91_pmc_t *pmc = (at91_pmc_t *) ATMEL_BASE_PMC; at91_set_a_periph(AT91_PIO_PORTA, 0, PUP); /* SPI0_MISO */ at91_set_a_periph(AT91_PIO_PORTA, 1, PUP); /* SPI0_MOSI */ at91_set_a_periph(AT91_PIO_PORTA, 2, PUP); /* SPI0_SPCK */ /* Enable clock */ writel(1 << ATMEL_ID_SPI0, &pmc->pcer); if (cs_mask & (1 << 0)) { at91_set_a_periph(AT91_PIO_PORTA, 3, 1); } if (cs_mask & (1 << 1)) { at91_set_b_periph(AT91_PIO_PORTC, 11, 1); } if (cs_mask & (1 << 2)) { at91_set_b_periph(AT91_PIO_PORTC, 16, 1); } if (cs_mask & (1 << 3)) { at91_set_b_periph(AT91_PIO_PORTC, 17, 1); } if (cs_mask & (1 << 4)) { at91_set_pio_output(AT91_PIO_PORTA, 3, 1); } if (cs_mask & (1 << 5)) { at91_set_pio_output(AT91_PIO_PORTC, 11, 1); } if (cs_mask & (1 << 6)) { at91_set_pio_output(AT91_PIO_PORTC, 16, 1); } if (cs_mask & (1 << 7)) { at91_set_pio_output(AT91_PIO_PORTC, 17, 1); } }
void at91_spi0_hw_init(unsigned long cs_mask) { at91_pmc_t *pmc = (at91_pmc_t *) AT91_PMC_BASE; at91_set_a_periph(AT91_PIO_PORTA, 25, 0); /* SPI0_MISO */ at91_set_a_periph(AT91_PIO_PORTA, 26, 0); /* SPI0_MOSI */ at91_set_a_periph(AT91_PIO_PORTA, 27, 0); /* SPI0_SPCK */ /* Enable clock */ writel(1 << AT91SAM9RL_ID_SPI, &pmc->pcer); if (cs_mask & (1 << 0)) { at91_set_a_periph(AT91_PIO_PORTA, 28, 1); } if (cs_mask & (1 << 1)) { at91_set_b_periph(AT91_PIO_PORTB, 7, 1); } if (cs_mask & (1 << 2)) { at91_set_a_periph(AT91_PIO_PORTD, 8, 1); } if (cs_mask & (1 << 3)) { at91_set_b_periph(AT91_PIO_PORTD, 9, 1); } if (cs_mask & (1 << 4)) { at91_set_pio_output(AT91_PIO_PORTA, 28, 1); } if (cs_mask & (1 << 5)) { at91_set_pio_output(AT91_PIO_PORTB, 7, 1); } if (cs_mask & (1 << 6)) { at91_set_pio_output(AT91_PIO_PORTD, 8, 1); } if (cs_mask & (1 << 7)) { at91_set_pio_output(AT91_PIO_PORTD, 9, 1); } }
void at91_spi1_hw_init(unsigned long cs_mask) { at91_pmc_t *pmc = (at91_pmc_t *) AT91_PMC_BASE; at91_set_a_periph(AT91_PIO_PORTB, 0, PUP); /* SPI1_MISO */ at91_set_a_periph(AT91_PIO_PORTB, 1, PUP); /* SPI1_MOSI */ at91_set_a_periph(AT91_PIO_PORTB, 2, PUP); /* SPI1_SPCK */ /* Enable clock */ writel(1 << AT91SAM9260_ID_SPI1, &pmc->pcer); if (cs_mask & (1 << 0)) { at91_set_a_periph(AT91_PIO_PORTB, 3, 1); } if (cs_mask & (1 << 1)) { at91_set_b_periph(AT91_PIO_PORTC, 5, 1); } if (cs_mask & (1 << 2)) { at91_set_b_periph(AT91_PIO_PORTC, 4, 1); } if (cs_mask & (1 << 3)) { at91_set_pio_output(AT91_PIO_PORTC, 3, 1); } if (cs_mask & (1 << 4)) { at91_set_pio_output(AT91_PIO_PORTB, 3, 1); } if (cs_mask & (1 << 5)) { at91_set_pio_output(AT91_PIO_PORTC, 5, 1); } if (cs_mask & (1 << 6)) { at91_set_pio_output(AT91_PIO_PORTC, 4, 1); } if (cs_mask & (1 << 7)) { at91_set_pio_output(AT91_PIO_PORTC, 3, 1); } }
void at91sam9n12ek_ks8851_hw_init(void) { struct at91_smc *smc = (struct at91_smc *)ATMEL_BASE_SMC; writel(AT91_SMC_SETUP_NWE(2) | AT91_SMC_SETUP_NCS_WR(0) | AT91_SMC_SETUP_NRD(1) | AT91_SMC_SETUP_NCS_RD(0), &smc->cs[2].setup); writel(AT91_SMC_PULSE_NWE(7) | AT91_SMC_PULSE_NCS_WR(7) | AT91_SMC_PULSE_NRD(7) | AT91_SMC_PULSE_NCS_RD(7), &smc->cs[2].pulse); writel(AT91_SMC_CYCLE_NWE(9) | AT91_SMC_CYCLE_NRD(9), &smc->cs[2].cycle); writel(AT91_SMC_MODE_RM_NRD | AT91_SMC_MODE_WM_NWE | AT91_SMC_MODE_EXNW_DISABLE | AT91_SMC_MODE_BAT | AT91_SMC_MODE_DBW_16 | AT91_SMC_MODE_TDF_CYCLE(1), &smc->cs[2].mode); /* Configure NCS2 PIN */ at91_set_b_periph(AT91_PIO_PORTD, 19, 0); }
void at91_macb_hw_init(void) { at91_set_a_periph(AT91_PIO_PORTA, 17, 0); /* ETXCK_EREFCK */ at91_set_a_periph(AT91_PIO_PORTA, 15, 0); /* ERXDV */ at91_set_a_periph(AT91_PIO_PORTA, 12, 0); /* ERX0 */ at91_set_a_periph(AT91_PIO_PORTA, 13, 0); /* ERX1 */ at91_set_a_periph(AT91_PIO_PORTA, 16, 0); /* ERXER */ at91_set_a_periph(AT91_PIO_PORTA, 14, 0); /* ETXEN */ at91_set_a_periph(AT91_PIO_PORTA, 10, 0); /* ETX0 */ at91_set_a_periph(AT91_PIO_PORTA, 11, 0); /* ETX1 */ at91_set_a_periph(AT91_PIO_PORTA, 19, 0); /* EMDIO */ at91_set_a_periph(AT91_PIO_PORTA, 18, 0); /* EMDC */ #ifndef CONFIG_RMII at91_set_b_periph(AT91_PIO_PORTA, 29, 0); /* ECRS */ at91_set_b_periph(AT91_PIO_PORTA, 30, 0); /* ECOL */ at91_set_b_periph(AT91_PIO_PORTA, 8, 0); /* ERX2 */ at91_set_b_periph(AT91_PIO_PORTA, 9, 0); /* ERX3 */ at91_set_b_periph(AT91_PIO_PORTA, 28, 0); /* ERXCK */ at91_set_b_periph(AT91_PIO_PORTA, 6, 0); /* ETX2 */ at91_set_b_periph(AT91_PIO_PORTA, 7, 0); /* ETX3 */ at91_set_b_periph(AT91_PIO_PORTA, 27, 0); /* ETXER */ #endif }
void at91_macb_hw_init(void) { at91_set_a_periph(AT91_PIO_PORTE, 21, 0); /* ETXCK_EREFCK */ at91_set_b_periph(AT91_PIO_PORTC, 25, 0); /* ERXDV */ at91_set_a_periph(AT91_PIO_PORTE, 25, 0); /* ERX0 */ at91_set_a_periph(AT91_PIO_PORTE, 26, 0); /* ERX1 */ at91_set_a_periph(AT91_PIO_PORTE, 27, 0); /* ERXER */ at91_set_a_periph(AT91_PIO_PORTE, 28, 0); /* ETXEN */ at91_set_a_periph(AT91_PIO_PORTE, 23, 0); /* ETX0 */ at91_set_a_periph(AT91_PIO_PORTE, 24, 0); /* ETX1 */ at91_set_a_periph(AT91_PIO_PORTE, 30, 0); /* EMDIO */ at91_set_a_periph(AT91_PIO_PORTE, 29, 0); /* EMDC */ #ifndef CONFIG_RMII at91_set_a_periph(AT91_PIO_PORTE, 22, 0); /* ECRS */ at91_set_b_periph(AT91_PIO_PORTC, 26, 0); /* ECOL */ at91_set_b_periph(AT91_PIO_PORTC, 22, 0); /* ERX2 */ at91_set_b_periph(AT91_PIO_PORTC, 23, 0); /* ERX3 */ at91_set_b_periph(AT91_PIO_PORTC, 27, 0); /* ERXCK */ at91_set_b_periph(AT91_PIO_PORTC, 20, 0); /* ETX2 */ at91_set_b_periph(AT91_PIO_PORTC, 21, 0); /* ETX3 */ at91_set_b_periph(AT91_PIO_PORTC, 24, 0); /* ETXER */ #endif }
void at91_spi1_hw_init(unsigned long cs_mask) { at91_pmc_t *pmc = (at91_pmc_t *) ATMEL_BASE_PMC; at91_set_a_periph(AT91_PIO_PORTB, 14, PUP); /* SPI1_MISO */ at91_set_a_periph(AT91_PIO_PORTB, 15, PUP); /* SPI1_MOSI */ at91_set_a_periph(AT91_PIO_PORTB, 16, PUP); /* SPI1_SPCK */ /* Enable clock */ writel(1 << ATMEL_ID_SPI1, &pmc->pcer); if (cs_mask & (1 << 0)) { at91_set_a_periph(AT91_PIO_PORTB, 17, 1); } if (cs_mask & (1 << 1)) { at91_set_b_periph(AT91_PIO_PORTD, 28, 1); } if (cs_mask & (1 << 2)) { at91_set_a_periph(AT91_PIO_PORTD, 18, 1); } if (cs_mask & (1 << 3)) { at91_set_a_periph(AT91_PIO_PORTD, 19, 1); } if (cs_mask & (1 << 4)) { at91_set_pio_output(AT91_PIO_PORTB, 17, 1); } if (cs_mask & (1 << 5)) { at91_set_pio_output(AT91_PIO_PORTD, 28, 1); } if (cs_mask & (1 << 6)) { at91_set_pio_output(AT91_PIO_PORTD, 18, 1); } if (cs_mask & (1 << 7)) { at91_set_pio_output(AT91_PIO_PORTD, 19, 1); } }
/* * Static memory controller initialization to enable Beckhoff ET1100 EtherCAT * controller debugging * The ET1100 is located at physical address 0x70000000 * Its process memory is located at physical address 0x70001000 */ static void otc570_ethercat_hw_init(void) { at91_smc_t *smc1 = (at91_smc_t *) ATMEL_BASE_SMC1; /* Configure SMC EBI1_CS0 for EtherCAT */ writel(AT91_SMC_SETUP_NWE(0) | AT91_SMC_SETUP_NCS_WR(0) | AT91_SMC_SETUP_NRD(0) | AT91_SMC_SETUP_NCS_RD(0), &smc1->cs[0].setup); writel(AT91_SMC_PULSE_NWE(4) | AT91_SMC_PULSE_NCS_WR(9) | AT91_SMC_PULSE_NRD(5) | AT91_SMC_PULSE_NCS_RD(9), &smc1->cs[0].pulse); writel(AT91_SMC_CYCLE_NWE(10) | AT91_SMC_CYCLE_NRD(6), &smc1->cs[0].cycle); /* * Configure behavior at external wait signal, byte-select mode, 16 bit * data bus width, none data float wait states and TDF optimization */ writel(AT91_SMC_MODE_RM_NRD | AT91_SMC_MODE_EXNW_READY | AT91_SMC_MODE_DBW_16 | AT91_SMC_MODE_TDF_CYCLE(0) | AT91_SMC_MODE_TDF, &smc1->cs[0].mode); /* Configure RDY/BSY */ at91_set_b_periph(AT91_PIO_PORTE, 20, 0); /* EBI1_NWAIT */ }
void at91_spi0_hw_init(unsigned long cs_mask) { at91_pmc_t *pmc = (at91_pmc_t *) AT91_PMC_BASE; at91_set_b_periph(AT91_PIO_PORTA, 0, 0); /* SPI0_MISO */ at91_set_b_periph(AT91_PIO_PORTA, 1, 0); /* SPI0_MOSI */ at91_set_b_periph(AT91_PIO_PORTA, 2, 0); /* SPI0_SPCK */ /* Enable clock */ writel(1 << AT91SAM9263_ID_SPI0, &pmc->pcer); if (cs_mask & (1 << 0)) { at91_set_b_periph(AT91_PIO_PORTA, 5, 1); } if (cs_mask & (1 << 1)) { at91_set_b_periph(AT91_PIO_PORTA, 3, 1); } if (cs_mask & (1 << 2)) { at91_set_b_periph(AT91_PIO_PORTA, 4, 1); } if (cs_mask & (1 << 3)) { at91_set_b_periph(AT91_PIO_PORTB, 11, 1); } if (cs_mask & (1 << 4)) { at91_set_pio_output(AT91_PIO_PORTA, 5, 1); } if (cs_mask & (1 << 5)) { at91_set_pio_output(AT91_PIO_PORTA, 3, 1); } if (cs_mask & (1 << 6)) { at91_set_pio_output(AT91_PIO_PORTA, 4, 1); } if (cs_mask & (1 << 7)) { at91_set_pio_output(AT91_PIO_PORTB, 11, 1); } }
void at91_macb_hw_init(void) { at91_pmc_t *pmc = (at91_pmc_t *) ATMEL_BASE_PMC; struct at91_rstc *rstc = (struct at91_rstc *)ATMEL_BASE_RSTC; unsigned long erstl; erstl = readl(&rstc->mr) & AT91_RSTC_MR_ERSTL_MASK; /* Need to reset PHY -> 500ms reset */ writel(AT91_RSTC_KEY | AT91_RSTC_MR_ERSTL(13) | AT91_RSTC_MR_URSTEN, &rstc->mr); writel(AT91_RSTC_KEY | AT91_RSTC_CR_EXTRST, &rstc->cr); /* Wait for end hardware reset */ while (!(readl(&rstc->sr) & AT91_RSTC_SR_NRSTL)) ; /* Restore NRST value */ writel(AT91_RSTC_KEY | erstl | AT91_RSTC_MR_URSTEN, &rstc->mr); if (has_emac0()) { /* Enable EMAC0 clock */ writel(1 << ATMEL_ID_EMAC0, &pmc->pcer); /* EMAC0 pins setup */ at91_set_a_periph(AT91_PIO_PORTB, 4, 0); /* ETXCK */ at91_set_a_periph(AT91_PIO_PORTB, 3, 0); /* ERXDV */ at91_set_a_periph(AT91_PIO_PORTB, 0, 0); /* ERX0 */ at91_set_a_periph(AT91_PIO_PORTB, 1, 0); /* ERX1 */ at91_set_a_periph(AT91_PIO_PORTB, 2, 0); /* ERXER */ at91_set_a_periph(AT91_PIO_PORTB, 7, 0); /* ETXEN */ at91_set_a_periph(AT91_PIO_PORTB, 9, 0); /* ETX0 */ at91_set_a_periph(AT91_PIO_PORTB, 10, 0); /* ETX1 */ at91_set_a_periph(AT91_PIO_PORTB, 5, 0); /* EMDIO */ at91_set_a_periph(AT91_PIO_PORTB, 6, 0); /* EMDC */ } if (has_emac1()) { /* Enable EMAC1 clock */ writel(1 << ATMEL_ID_EMAC1, &pmc->pcer); /* EMAC1 pins setup */ at91_set_b_periph(AT91_PIO_PORTC, 29, 0); /* ETXCK */ at91_set_b_periph(AT91_PIO_PORTC, 28, 0); /* ECRSDV */ at91_set_b_periph(AT91_PIO_PORTC, 20, 0); /* ERXO */ at91_set_b_periph(AT91_PIO_PORTC, 21, 0); /* ERX1 */ at91_set_b_periph(AT91_PIO_PORTC, 16, 0); /* ERXER */ at91_set_b_periph(AT91_PIO_PORTC, 27, 0); /* ETXEN */ at91_set_b_periph(AT91_PIO_PORTC, 18, 0); /* ETX0 */ at91_set_b_periph(AT91_PIO_PORTC, 19, 0); /* ETX1 */ at91_set_b_periph(AT91_PIO_PORTC, 31, 0); /* EMDIO */ at91_set_b_periph(AT91_PIO_PORTC, 30, 0); /* EMDC */ } #ifndef CONFIG_RMII /* Only emac0 support MII */ if (has_emac0()) { at91_set_a_periph(AT91_PIO_PORTB, 16, 0); /* ECRS */ at91_set_a_periph(AT91_PIO_PORTB, 17, 0); /* ECOL */ at91_set_a_periph(AT91_PIO_PORTB, 13, 0); /* ERX2 */ at91_set_a_periph(AT91_PIO_PORTB, 14, 0); /* ERX3 */ at91_set_a_periph(AT91_PIO_PORTB, 15, 0); /* ERXCK */ at91_set_a_periph(AT91_PIO_PORTB, 11, 0); /* ETX2 */ at91_set_a_periph(AT91_PIO_PORTB, 12, 0); /* ETX3 */ at91_set_a_periph(AT91_PIO_PORTB, 8, 0); /* ETXER */ } #endif }
void at91_macb_hw_init(void) { at91_pmc_t *pmc = (at91_pmc_t *) ATMEL_BASE_PMC; if (has_emac0()) { /* Enable EMAC0 clock */ writel(1 << ATMEL_ID_EMAC0, &pmc->pcer); /* EMAC0 pins setup */ at91_set_a_periph(AT91_PIO_PORTB, 4, 0); /* ETXCK */ at91_set_a_periph(AT91_PIO_PORTB, 3, 0); /* ERXDV */ at91_set_a_periph(AT91_PIO_PORTB, 0, 0); /* ERX0 */ at91_set_a_periph(AT91_PIO_PORTB, 1, 0); /* ERX1 */ at91_set_a_periph(AT91_PIO_PORTB, 2, 0); /* ERXER */ at91_set_a_periph(AT91_PIO_PORTB, 7, 0); /* ETXEN */ at91_set_a_periph(AT91_PIO_PORTB, 9, 0); /* ETX0 */ at91_set_a_periph(AT91_PIO_PORTB, 10, 0); /* ETX1 */ at91_set_a_periph(AT91_PIO_PORTB, 5, 0); /* EMDIO */ at91_set_a_periph(AT91_PIO_PORTB, 6, 0); /* EMDC */ } if (has_emac1()) { /* Enable EMAC1 clock */ writel(1 << ATMEL_ID_EMAC1, &pmc->pcer); /* EMAC1 pins setup */ at91_set_b_periph(AT91_PIO_PORTC, 29, 0); /* ETXCK */ at91_set_b_periph(AT91_PIO_PORTC, 28, 0); /* ECRSDV */ at91_set_b_periph(AT91_PIO_PORTC, 20, 0); /* ERXO */ at91_set_b_periph(AT91_PIO_PORTC, 21, 0); /* ERX1 */ at91_set_b_periph(AT91_PIO_PORTC, 16, 0); /* ERXER */ at91_set_b_periph(AT91_PIO_PORTC, 27, 0); /* ETXEN */ at91_set_b_periph(AT91_PIO_PORTC, 18, 0); /* ETX0 */ at91_set_b_periph(AT91_PIO_PORTC, 19, 0); /* ETX1 */ at91_set_b_periph(AT91_PIO_PORTC, 31, 0); /* EMDIO */ at91_set_b_periph(AT91_PIO_PORTC, 30, 0); /* EMDC */ } #ifndef CONFIG_RMII /* Only emac0 support MII */ if (has_emac0()) { at91_set_b_periph(AT91_PIO_PORTB, 16, 0); /* ECRS */ at91_set_b_periph(AT91_PIO_PORTB, 17, 0); /* ECOL */ at91_set_b_periph(AT91_PIO_PORTB, 13, 0); /* ERX2 */ at91_set_b_periph(AT91_PIO_PORTB, 14, 0); /* ERX3 */ at91_set_b_periph(AT91_PIO_PORTB, 15, 0); /* ERXCK */ at91_set_b_periph(AT91_PIO_PORTB, 11, 0); /* ETX2 */ at91_set_b_periph(AT91_PIO_PORTB, 12, 0); /* ETX3 */ at91_set_b_periph(AT91_PIO_PORTB, 8, 0); /* ETXER */ } #endif }